一、门控时钟与静态险象
当产生门控时钟的组合逻辑超过一级时，要使设计项目的可靠性得到保证就变得很困难；即使样机或仿真结果没有显示出静态险象，实际上仍然可能存在着危险。因此，通常不应该用多级组合逻辑去钟控 PLD 设计中的触发器。图 1 给出一个含有险象的多级时钟的例子。
图 1 有静态险象的多级时钟
该时钟是由 SEL 引脚控制的多路选择器输出的，多路选择器的输入是时钟（CLK）和该时钟的 2 分频（DIV2）。由定时波形图可以看出，在两个时钟均为逻辑 1 的情况下，当 SEL 线的状态改变时存在静态险象，险象的程度取决于工作的条件。多级逻辑的险象是可以去除的。
图 2 给出图 1 电路的一种单级时钟的替代方案：图中 SEL 引脚和 DIV2 信号用于使能 D 触发器的使能输入端，而不是用于该触发器的时钟引脚。采用这个电路并不需要附加 PLD 的逻辑单元，工作却可靠多了。不同的系统需要采用不同的方法去除多级时钟，并没有固定的模式。
图 2 无静态险象的单级时钟方案
二、行波时钟
另一种流行的时钟电路是采用行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计，行波时钟可以像全局时钟一样可靠地工作；然而行波时钟使得与电路有关的定时计算变得很复杂：行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降。
用计数翻转型触发器构成异步计数器时常采用行波时钟，一个触发器的输出钟控下一个触发器的输入（参看图 3）。同步计数器通常是代替异步计数器的更好方案，这是因为两者需要同样多的宏单元，而同步计数器有较快的时钟到输出的时间。图 4 给出具有全局时钟的同步计数器，它和图 3 功能相同、用了同样多的逻辑单元实现，却有较快的时钟到输出的时间；几乎所有 PLD 开发软件都提供多种多样的同步计数器。
图 3 行波时钟
图 4 行波时钟转换成全局时钟