电路功能与优势：本电路利用 ADF4002 频率合成器产生极低抖动编码（采样）时钟，以控制模数转换器 AD9215 的采样。编码时钟上的抖动会降低总信噪比（SNR），二者的关系如下式所示：

其中 f 为满量程模拟输入频率，tj 为均方根抖动。该式中的“SNR”是仅由时钟抖动决定的 SNR，与 ADC 的分辨率无关。

电路描述：ADF4002 由低噪声数字鉴频鉴相器（PFD）、精密电荷泵、可编程参考分频器和可编程 N 分频器组成；14 位参考计数器（R 计数器）允许 PFD 输入端的 REFIN 频率为可选值。如果频率合成器与一个外部环路滤波器和压控振荡器（VCO）一起使用，则可以实现完整的锁相环（PLL）。

图 1 显示 ADF4002 与 VCXO 共同为高速模数转换器提供编码时钟。本应用中的转换器为一款 10 位转换器 AD9215-80，它可接受最高 80MHz 的编码时钟；为实现稳定的低抖动时钟，采用 77.76MHz 窄带 VCXO。本例假设参考时钟为 19.44MHz，为了将 ADF4002 的相位噪声贡献降至最低，采用最小的倍增系数 4，因此 R 分频器编程设置为 1、N 分频器编程设置为 4。ADF4002 的电荷泵输出（引脚 2）驱动环路滤波器，环路滤波器的带宽经过优化，以提供最佳的均方根抖动，它是决定 ADC 信噪比的关键因素：如果带宽过窄，在相对于载波频率的频偏较小处 VCXO 噪声占主导地位；如果带宽过宽，ADF4002 噪声将在 VCXO 噪声低于 ADF4002 噪声的频偏处占主导地位。因此，环路滤波器的最佳带宽对应 VCXO 噪声与 ADF4002 带内噪声的交点。

图 1　ADF4002 用作高速 ADC 的编码（采样）时钟

可以使用 ADIsimPLL™ 设计工具（3.0 版）来设计环路滤波器。测量所得的均方根抖动小于 1.2ps，假设输入信号为 20MHz，利用上述公式可得出仅由抖动决定的 SNR 理论值为 76.4dB；该值比 ADC 的额定 SNR（59dB）高出 17.4dB，导致总 SNR 仅降低 0.1dB。如果均方根抖动提高至 6ps，则 20MHz 时由抖动决定的相应 SNR 为 62.4dB，导致总 SNR 为 57.4dB。

为进行精确测量，需要低噪声、低失真模拟输入源，利用优质信号发生器及后置调谐至目标频率的带通滤波器即可实现。虽然图 1 所示采用 500kHz 信号源，但应能够测试更高频率的信号源，每种附加频率均需要一个独立的带通滤波器。

图 1 所示设置使用 ADF4002、AD9215 和 HSC-ADC-EVALB-DCZ，用户可以快速有效地确定转换器和编码时钟是否合适：SPI 接口用来控制 ADF4002，USB 接口帮助控制 AD9215-80 的操作；控制器板将 FFT 信息送回 PC，如果 PC 使用 ADI 公司的 ADC Analyzer™ 软件，则会提供来自 ADC 的所有转换结果。为了达到所需的性能，整个系统必须使用出色的布局、接地和去耦技术。

常见变化：基于 PLL 的时钟产生电路经常用于从高噪声系统时钟产生干净的低抖动时钟；ADI 公司提供许多不同的频率合成和时钟产生产品，均适合类似的应用。