当

FPGA/CPLD 设计中的时钟方案:多级门控时钟与行波时钟

一、门控时钟与静态险象当产生门控时钟的组合逻辑超过一级时,要使设计项目的可靠性得到保证就变得很困难;即使样机或仿真结果没有显示出静态险象,实际上仍然可能存在着危…

光敏电阻触发的压电式报警器

光敏电阻未受到光照时呈高阻状态,Q1 截止,后级电路不工作;受到光线照射后,光敏电阻立即转换为 30Ω 以下的低阻状态,Q1 获得偏置而导通,由 CD4011 …