如图所示为对称输出的三分频电路。用常规计数器对数字脉冲作奇数分频时，即使输入是对称信号，输出也得不到占空比为 50% 的分频波形，原因是内部触发器采用统一的上升沿（或下降沿）触发。解决这一问题的办法是使用 J、K 分别由不同时钟沿触发的 JK 触发器，如图（a）所示：该电路内部由两个 JK 触发器和一个 RS 触发器构成，等效 J 端由 CLH 触发、等效 K 端由 CLL 触发，其余功能与一般 JK 触发器相同。把图（a）作为一个单元与一个常规 D 触发器组合，并在时钟端加反相器，即可构成对称输出的三分频电路，如图（b）所示。图（c）是一个实际应用电路：由于采用了下降沿触发的 74LS113，省去了它与 74LS109 时钟端之间的反相器；74LS109 和 74LS113 的一半构成与图（a）功能相同的电路，74LS113 的另一半相当于图（b）中的 D 触发器。